人工智能化是EDA突破传统赛道的切入点EDA（Electronic Design Automation，电子设计自动化）作为集成电路领域的底层关键工具，贯穿于集成电路设计、制造、封测等各个环节，是集成电路产业的战略基础之一，更是未来万亿数字经济的重要基柱。
EDA对于整个集成电路产业的繁荣发展，其重要性不言而喻。
EDA行业是一个具有高技术壁垒、高毛利率的行业，行业立基者经过三十多年的发展，通过技术研发和持续并购，已经构建起一条覆盖全流程各环节的完整的产业生态，并牢牢掌握着全球大份额市场，挑战者很难一时撼动其地位。
2020年，全球EDA&IP市场规模超过114亿美元，仅Synopsys和Cadence两家，就占据了全球高达61%的市场，其市值都在500亿美元左右，高达市场规模将近5倍。
但随着碳化硅等第三代半导体材料的出现、先进工艺制程、先进封装的演化、以及厂商产品的快速迭代，传统EDA产业也在朝着更具人工智能化、更快算力、共享云端化等方向发展，当下中国，虽然还未诞生具有市场垄断地位的EDA企业，但在该领域呈现百花齐放的态势，有做全流程工具的，也有专注某个环节的，有针对器件仿真模拟的，更有与Fab厂硬件设备相配套的良率检测系统等等。
据云岫资本预测，当前中国EDA&IP市场规模约为百亿人民币，未来中国国内也将有望诞生高市值的EDA龙头企业。
后摩尔时代，more than moore,芯片的设计不仅仅追求先进制程，更关注PPA（Performance、Power、Area）。
能否快速响应客户需求，针对客户需求进行差异化定制，帮助客户快速完成产品迭代，是芯片设计公司聚焦的重点。
新时代的需求，对设计工具的迭代更新提出了更高的要求，设计自动化（人工智能化）、系统处理大数据时算力的强度和速度、系统的开放化以及系统上云等都是EDA工具力争实现突破原有赛道的新方向。
芯联成BunnyGS®软件从点工具到系统集成的蜕变“在30万芯片人才缺口的当下，实现设计工具的高度智能化，有助于企业缩减大量人力成本，同时降低芯片的设计门槛。
”这也是摆在芯联成面前的一大现实难题。
随着超大规模数字集成电路（VLSI）的发展，百万门甚至千万门级的数字集成电路项目，更需要借助高性能的EDA工具实现自动化分析与设计。
芯联成自主研发的BunnyGS®系统，是一款专为IC&IP定制化设计研发的EDA工具软件，融合了图像处理、AI算法、云计算等关键核心技术，高度集成完备的版图和原理图编辑、数字电路信号流分析和自动布局布线等子系统，能满足客户对超大规模IC项目的分析需求，并可在和客户共同确认芯片设计规格的基础上，帮助客户实现IC&IP定制需求。
从BunnyGS®V1.8.0到BunnyGS®V1.8.4，是一个经过历次迭代更新与严格测试的长期考验的过程，芯联成在与客户的合作交流过程中，认真听取和收集客户的需求反馈与建议，对BunnyGS®的原有功能的性能进一步提升，快速响应客户新兴需求，将新开发的点工具集成在原有系统，逐步打造完整的闭环生态系统。
其平台上所有数据都可兼容主流EDA设计软件，同时可在Linux和Windows两种平台运行，具有层次化线网追踪功能，能支持多用户协同在线工作。
芯联成BunnyGS®V1.8.4核心技术攻克工程痛点1、兼容Cadence PCell，支持PCell绘制版图PDK，全称Process Design Kit,通常翻译成“工艺设计套件”。
PDK用代工厂的语言定义了一套反映Foundary工艺的文档资料，是一组描述半导体工艺细节的文件，并用于EDA工具中。
它是沟通IC设计公司、代工厂与EDA厂商的桥梁；也是设计公司用来做物理验证的基石，更是流片成败的关键因素。
PDK包含了多个文件，如：器件模型（Device Model）、Symbols & View、CDF、PCell、TechnologyFile、PVRule。
其中Pcell(Parameterized Cell)，中文称“参数化单元”，是Cadence Virtuoso（Cadence公司推出的用于模拟/数字混合电路仿真和射频电路仿真的专业软件。
）的PDK，它是用SKILL语言开发的，但是直到目前为止，其它主流EDA厂商都无法读写Virtuoso的PDK，无法原生态支持。
BunnyGS®软件实现了一种能兼容Cadence PCEll工艺库的方法，支持使用PCell绘制版图，芯联成自研的sltPcell程序，能支持CSMC、DB、HHNEC、SMIC、TSMC等常见工艺库，提高了Cadence PCell工艺库兼容的灵活性。
2、新增数字电路中组合逻辑的BOOL仿真功能BunnyGS®软件新增了数字电路中组合逻辑的BOOL仿真功能，目前最大支持13位数据输入，即可一次完成8192次遍历运算。
同时，软件支持对运算结果进行在线解码，用户可根据需要对输入输出信号进行排序和选择，在选择有效值后可直接得到解码结果。
该功能常用于分析内部线网关系复杂、实例数量较大的电路模块，如译码（器）电路、算法实现电路等，在使用时可忽略其内部复杂的结构，一次完成从输入到输出的逻辑映射，高效地完成电路分析。
例如在分析以太网通讯芯片、距离传感器芯片等具有复杂寄存器映射的芯片时，使用该功能通过一次仿真即帮助工程师得到芯片的完整寄存器映射，数据流向分析因此更快更准。
3、全新EDIF格式输出算法，有效取代人工替换PDK单元工程师整理好的电路有时需替换工艺库，不同工艺库之间的器件种类、数量及参数名称和约束等都不相同，传统的替换工艺库的方法是在视图上逐一修改器件类型。
项目的器件数量巨大，逐个修改必然会带来难以估计的工作量，同时器件参数存在映射或约束关系，无法直接修改。
芯联成开发了一种高PDK兼容度的EDIF格式输出算法，通过器件库和PDK库的器件名称和参数映射关系配置pdkmap.xml文件，在导出EDIF时，软件自动将BunnyGS®提取的器件转换为相应的PDK器件，同时更新器件的参数。
使用高PDK兼容度的EDIF格式输出算法后，工程师能通过导出的EDIF文件准确、高效地替换PDK库，为高效、高质量地交付项目提供了有力支撑。
4、BunnyGS®系统与仿真验证软件无缝对接大规模数字电路仿真验证中，需要导出模块的verilog文件。
BunnyGS®软件支持分类别导出verilog，可以将所有基本单元的functional视图导入到同一文件中，宏模块导入到一个文件中。
也可以将所有基本单元的functional视图导入到同一文件中，不同宏模块导入到不同文件中。
将这些verilog文件导入到数字仿真软件进行仿真验证。
常用的数字仿真软件有Synopsys公司的VCS和Verdi、Cadence公司的 ncverilog、Mentor公司的modelsim。
Verdi等软件的界面显示的实例是无序的，没有使用到规则的实例位置和有序的线网关系。
在进行验证时，通常需要使用有序的信号或能快速地找到对应的信号。
BunnyGS®软件新增了格式化输出线网名功能，对于整理好的电路，可以将有序的信号格式化为Verdi软件调试格式输出，减少了复杂和繁琐的工作，方便工程师调试和跟踪信号，让工程师的工作重心落到验证上。
芯联成国内领先的集成电路设计服务和知识产权服务供应商芯联成软件有限公司成立于2016年，是国内领先的集成电路设计服务和知识产权分析服务供应商，致力于为客户提供EDA软件开发、芯片工艺分析、电路分析、专利侵权分析和IP&IC设计服务等一系列高技术服务。
芯联成服务超过3000多个的电路分析和设计服务项目，包括：5G通讯应用的射频SoC芯片、MCU系列芯片、多种高速低速ADC/DAC芯片、各类传感器应用芯片、电源管理芯片、高速时钟系列芯片、驱动应用芯片、接口和隔离芯片、DRAM/NAND存储系列等各市场领域的应用芯片。
通过为客户提供EDA软件开发、硅知识产权分析、以及全定制化IC&IP设计服务，芯联成致力于成为IC设计公司的最佳合作伙伴。